3 计算机中的逻辑部件和运算器

知识回顾1、叙述浮点加减法运算的步骤有哪些？ 叙述浮点加减法运算的步骤有哪些？ 叙述浮点乘除法运算的步骤有哪些？ 2、叙述浮点乘除法运算的步骤有哪些？ 3、浮点四则运算时出现哪些情况时需要进行 规格化处理？ 规格化处理？ 浮点四则运算第几步为舍入操作？ 4、浮点四则运算第几步为舍入操作？方法有 几种？ 几种？

第3章 计算机的常用逻辑部件 和运算器§ 3-1 计算机中常用的逻辑部件 算术运算单元ALU § 3-2 算术运算单元ALU 运算器AM2901 § 3-3 运算器AM2901

§3·1 计算机中常用的组合逻辑电路 1组合逻辑电路： 逻辑电路的输出状态仅与当时的输入状态有关， 组合逻辑电路： 逻辑电路的输出状态仅与当时的输入状态有关， 而与过去的输入状态无关。 而与过去的输入状态无关。 加法器( 一、加法器(half adder) ) 1、半加器：不考虑低位传来的进位输入，只有本位的两个数码Xn 、半加器：不考虑低位传来的进位输入，只有本位的两个数码 相加，产生一个半加和H 的逻辑电路。 和Yn相加，产生一个半加和 n的逻辑电路。 (1)真值表 ) (3)逻辑电路 )Xn 0 0 1 1 Yn 0 1 0 1 Hn 0 1 1 0 Yn Xn Yn Hn Hn HA Xn Yn Xn

+

Hn

⊕

(2)逻辑表达式 ) Hn= Xn· Yn+ Xn·Yn =Xn ⊕ Yn

(4)逻辑符号 )

及进位数码Cn-1相 相 2、全加器：考虑进位输入时，两个数码 、Yn及进位数码 、全加器：考虑进位输入时，两个数码Xn、 及进位数码 加产生一个全加和Fn和进位 的逻辑电路。 和进位Cn的逻辑电路 (full adder) ) 加产生一个全加和 和进位 的逻辑电路。 (1)真值表 ) (3)逻辑电路 )Xn 0 0 0 0 1 1 1 1 Yn 0 0 1 1 0 0 1 1 Cn-1 0 1 0 1 0 1 0 1 Fn 0 1 1 0 1 0 0 1 Cn 0 0 0 1 0 1 1 1

Xn Yn CnCn-1

⊕ ⊕Fn Fn

(4)逻辑符号 )Cn

FACnXn Yn Cn-1

(2)逻辑表达式 )

Fn =Xn·Yn·Cn-1+ Xn·Yn·Cn-1 + Xn·Yn·Cn-1 + Xn·Yn·Cn-1 = Xn⊕Yn ⊕ Cn-1 Cn =Xn·Yn·Cn-1+ Xn·Yn·Cn-1 + Xn·Yn·Cn-1 + Xn·Yn·Cn-1 =Xn·Yn+Xn·Cn-1+Yn·Cn-1 =Xn·Yn+(Xn+Yn)·Cn-1 (

二、N位加法器 位加法器 完成两个二进制数A=Xn-1Xn-2……X1X0和B=Yn-1……Y1Y0 完成两个二进制数 的器件。 相加，求得和F 的器件 相加，求得和 n=Fn-1Fn-2……F1F0的器件。 1、串行加法器 、 在串行加法器中，只有一个全加器， 在串行加法器中，只有一个全加器，数据逐位串行送入加法器 进行运算。 进行运算。0 1 C FA

A 0 1 CLK

0 1

B 0 1

0 1

计数器

A、B是两个具有移位功能的n 位寄存器，用来存放已知的被加 是两个具有移位功能的n 位寄存器， 数和加数，FA是一个全加器 是一个全加器， 用来保存进位信号的触发器， 数和加数，FA是一个全加器，C用来保存进位信号的触发器，其初 始值为0 CLK

为时钟 每一节拍完成的工作是， 为时钟， 最低位送FA FA, 始值为0。CLK为时钟，每一节拍完成的工作是，A、B最低位送FA, 与上次进位相加。本次运算的结果送A寄存器的最高位， 与上次进位相加。本次运算的结果送A寄存器的最高位，进位送触发 器C,同时A、B右移一位。CLK的作用下，减1,当计数器为0时，加 同时A 右移一位。CLK的作用下， 当计数器为0 的作用下 法运算结束， 寄存器中得到两数之和。 法运算结束，在A寄存器中得到两数之和。

2、并行加法器 、 并行加法器由多个全加器组成， 并行加法器由多个全加器组成，其位数的多少取决于机器的字 数据的各位同时运算。并行加法可同时对数据的各位相加， 长，数据的各位同时运算。并行加法可同时对数据的各位相加，由 进位链： 进位链：进位信号的产生与传递逻辑 于多个全加器的进位输出是另一个全加器的进位输入， 于多个全加器的进位输出是另一个全加器的进位输入，因而并行加 法器中进位信号的传递问题是影响全加器本身速度的主要因素。 法器中进位信号的传递问题是影响全加器本身速度的主要因素。 (1)N位串行进位加法器 ) 位串行进位加法器 可知， 位的进位C 由Cn = Xn·Yn +(Xn+Yn)·Cn-1可知，第n位的进位Cn与第 ( 位有关， 位与i 位有关， ..最后一位 有关， n-1位有关，第i – 1位与i – 2位有关，……..最后一位C1与C0有关， ..最后一位C (高一级进位是低一级进位的函数)逐次连接起来，这个链叫串 高一级进位是低一级进位的函数)逐次连接起来， 行进位链。采用串行进位链的加法器为串行进位加法器。 行进位链。采用串行进位链的加法器为串行进位加法器。F n- 1 C n- 1 F n- 2 C n- 2 Yn- 1 F1 ..……. . .. C1 F0 C0 C -1

FA

FAYn- 2

FAX1 Y1

FAX0 Y0

X n- 1

X n- 2

特点： 简单清晰，运算速度很慢。 特点： 简单清晰，运算速度很慢。 练习：已知 练习：已知n=4写出串行进位加法器的各进位信号的表达式 写出串行进位加法器的各进位信号的表达式

(2)并行进位加法器 ) 位进位信号： 第i 位进位信号： Ci = Xi·Yi +(Xi+Yi)·Ci-1 ( 进位生成信号： 进位生成信号： Gi= Xi·Yi 含义： 均为1时 不管有无进位输入， 含义：当Xi、Yi均为 时，不管有无进位输入，定会产生向高 位的进位。 位的进位。 进位传播信号： 进位传播信号：Pi=Xi+Yi 含义： 中有一个为1时 若有进位输入， 含义：当Xi、Yi中有一个为 时，若有进位输入，则本位向高 位传送进位。 位传送进位。 为输入的进位信号C 以Gi和Pi为输入的进位信号 i = Gi + Pi·Ci-1 和 为输入的进位信号 练习1:写出以 为输入的C 练习 ：写出以Gi、Pi

和Ci-1为输入的 0、C1、C2、C3的输出逻 辑表达式 练习2:写出以G 为输入的C 练习 ：写出以 i和Pi和C-1为输入的 0、C1、C2、C3的输出逻辑 表达式 C0 =G0+P0·C-1 C0 = G0 + P0 · C-1 C1 =G1+P1·G0+P1·P0·C-1 C1 = G1 + P1 · C0 C2 =G2+P2·G1+P2·P1·G0 + P2·P1·P+·C-1 · C1 C2 = G2 0 P2 C3 =G3+P3·G2+P3·P2·G1+P3·P2G3 ·GP3 ·3C2·P1·P0·C-1 C3 = ·P1 + 0+P ·P2

并行进位加法器 每一位进位信号的生成均由操作数及最低进位信号C 直接决定， 每一位进位信号的生成均由操作数及最低进位信号C-1直接决定， 进位信号间不发生联系，这种进位电路称为并行进位链。 进位信号间不发生联系，这种进位电路称为并行进位链。 特点： 结构复杂，运算速度快。 特点： 结构复杂，运算速度快。

写出四位并行加法以Pi Gi和 为输入信号的Ci Pi、 *练习 1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci 逻辑表 达式， 并画出逻辑电路图。 达式， 并画出逻辑电路图。 写出四位并行加法以Pi Gi和 为输入信号的Ci Pi、 *作业 1、写出四位并行加法以Pi、Gi和C-1为输入信号的Ci 逻辑表 达式，并画出逻辑电路图。 达式，并画出逻辑电路图。 写出全加器的功能表、逻辑表达式，并画出由基本与、 2、写出全加器的功能表、逻辑表达式，并画出由基本与、 非门组成的逻辑电路和逻辑符号。 或、非门组成的逻辑电路和逻辑符号。

C0=P0+G0·C C0=P0+G0 C-1 C1=P1+G1·P0+G1 G0 C1=P1+G1 P0+G1·G0 C-1 P0+G1 G0·C 练习：如下图所示，写出以Pi、 为输入的Ci的逻辑表达式 练习：如下图所示，写出以 、Gi 和C-1为输入的 的逻辑表达式 为输入的 C2=P2+G2·P1+G2 G1·P1 +G2·G1 G0·C P1+G2·G1 G1·G0 C2=P2+G2 P1+G2 G1 P1 +G2 G1 G0 C-1 C3=P3+G3P2+G3·G2 P1+G3 G2·G1 P0+G3·G2 G1·G0 C3=P3+G3P2+G3 G2·P1+G3 G2 G1 P0+G3 G2 G1 G0 C-1 G2 P1+G3·G2 G1·P0+G3 G2·G1 G0·CC3 + C2 + C1 + C0 +

G3 P3 + x3 y3

G2 P2 + x2 y2 x1

G10

P1 +

G0 P0 + x0 y0 c-1

y1

C3

C2

C1

C0

+

+

+

+

G3

P3

G2

P2

G1

P1

G0 P0 C-1

①单重分组跳跃进位 位全加器分成若干小组， 将n位全加器分成若干小组，组内进位同时产生 组内并行进位),组间采用串行进位传递( ),组间采用串行进位传递 (组内并行进位),组间采用串行进位传递(组间串行进 位)。C16 C15 C14 C13 C12 C11 C10 C9 C8 C7 C6 C5 C4 C3 C2 C1 C0

……P16 G16

……P9 G9 G8

……P8 G5 P5 G4

……P4 G1 P1

P13 P12 G13 G12

②双重分组跳跃进位 位全加器分成几个大组， 将n位全加器分成几个大组，每个大组又包含几个小组，大 位全加器分成几个大组 每个大组又包含几个小组， 组之间采用串行进位， 组之间采用串行进位，各个大组中的小组的是高位进位是同时的 并且小组内其他进位也是同时形成的， 并且小组内

其他进位也是同时形成的，但小组内最高位与其他位 并不是同时进位的。 并不是同时进位的。 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1P0C0 令G1*= G4+P4G3+P4P3G2+P4P3P2G1 P1*=P4P3P2P1P0 可得C 可得 4=G1*+P1*C0 C8=G2*+P2*C4 同理得 C12=G3*+P3*C8 C16=G4*+P4*C12 其中G 为小组的本地进位 为小组的本地进位， 是将低位 是将低位C 其中 i*为小组的本地进位，Pi*是将低位 0、C4等传到高位 小组的条件。 代入C 代入C 代入C 得到关于C 小组的条件。将C4代入 8、C8代入 12、C12代入 16得到关于 0 和Pi*及Gi*表达式 及 表达式

C12 C16 C8 C4

第二重进位链G4* P4* G3* C15 C14 C13 P3* G2* C11 C10 C9 P2* G1* P1* C7 C6 C5 C3 C2 C1

第四组 ……P16 G16

第三组 ……P9 G9

第二组 ……P5 P8 G8 G5

第一组 ……P4 G4 G1 P1

C0

P13 P12 G13 G12

进位产生次序 1、产生第1小组的 、C2、C3及各组本地进位 、产生第 小组的 小组的C1、 、 及各组本地进位 及各组本地进位Gi*和传递条件 和传递条件Pi* 和传递条件 2、产生组间的进位信号C4、C8、C12、C16 、产生组间的进位信号 、 、 、 3、产生第 、3、4小组的 、C6、C7;C9、C10、C11;C13、 小组的C5、 、 ; 、 、产生第2、 、 小组的 、 ; 、 C14、C15。至此进位信号全部形成，和数也随之产生。 、 。至此进位信号全部形成，和数也随之产生。

知识回顾1、说明串行加法器和并行加法器的区别？ 、说明串行加法器和并行加法器的区别？ 2、影响加法器运算速度的关键问题时什么？ 、影响加法器运算速度的关键问题时什么？ 可采取的改进措施有哪些？ 可采取的改进措施有哪些？理论依据是 什么？ 什么？

1、说明串行加法器和并行加法器的区别？ 、说明串行加法器和并行加法器的区别？在串行加法器中，只有一个全加器， 在串行加法器中，只有一个全加器，数据逐位串行 送入加法器进行运算。 送入加法器进行运算。0 C 1 FA

A 0 1 CLK

0 1

B 0 1

0 1

计数器

在并行加法器中有n个全加器，数据并行同时输入n 在并行加法器中有n个全加器，数据并行同时输入n 个全加器中进行运算， 个全加器中进行运算，根据进位信号产生方式的不同可 分为串行进位的加法器和并行进位的加法器。 分为串行进位的加法器和并行进位的加法器。 而且在并行进位的加法器中又分为单重分组跳跃进位和 多重分组跳跃进位两种方式。 多重分组跳跃进位两种方式。

可采用单重或多重分组跳跃进位的方法， 可采用单重或多重分组跳跃进位的方法，从不仅使 每个小组内部为并行进位，而且使各个小组之间的 每个小组内部为并行进位， 进位关系也为并行进位。 进位关系也为并行进位。 进位信号： 进位信号： Ci = Xi·Yi +(Xi+Yi)

·Ci-1 ( 以Gi、Pi和Ci-1为输入的进位信号 i = Gi + Pi·Ci-1 、 和 为输入的进位信号C 或以Gi、 和 为输入的进位信号C 或以 、Pi和Ci-1为输入的进位信号 i = Gi+Pi·Ci-1C0 =G0+P0·C-1 C1 =G1+P1·G0+P1·P0·C-1 C2 =G2+P2·G1+P2·P1·G0 + P2·P1·P0·C-1 C3 =G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C-1