数电课后答案康华光 - 图文(2)

L?A?D

（7）L(A,B,C,D)?解:

?m(0,13,14,15)??d(1,2,3,9,10,11)

L?AD?AC?AB

2.2.4 已知逻辑函数L?AB?BC?CA，试用真值表,卡诺图和逻辑图（限用非门和与非门）表示

解:1>由逻辑函数写出真值表 A 0 0 0 0 1 1 1 1 2>由真值表画出卡诺图

B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 L 0 1 1 1 1 1 1 0

3>由卡诺图,得逻辑表达式L?AB?BC?AC 用摩根定理将与或化为与非表达式

L?AB?BC?AC?AB?BC?AC

4>由已知函数的与非-与非表达式画出逻辑图

第三章习题

3.1 MOS逻辑门电路

3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数，试选择一 种最合适工作在高噪声环境下的门电路。

表题3.1.1 逻辑门电路的技术参数表 VOH(min)/V VIH(min)/V VIL(max)/V VOL(max)/V 逻辑门A 逻辑门B 逻辑门C 2.4 3.5 4.2 0.4 0.2 0.2 2 2.5 3.2 0.8 0.6 0.8 解：根据表题3.1.1所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门A的

高电平和低电平噪声容限分别为： VNHA=VOH(min)—VIH(min)=2.4V—2V=0.4V VNLA(max)=VIL(max)—VOL(max)=0.8V—0.4V=0.4V

同理分别求出逻辑门B和C的噪声容限分别为: VNHB=1V VNLB=0.4V VNHC=1V VNLC=0.6V

电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C

3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好

表题3.1.3 逻辑门电路的技术参数表 tpLH/ns tpHL/ns PD/mW 逻辑门A 1 1.2 16 逻辑门B 逻辑门C 5 10 6 10 8 1 解:延时-功耗积为传输延长时间与功耗的乘积,即

DP= tpdPD

根据上式可以计算出各逻辑门的延时-功耗分别为

tPLH?tPHL(1?1.2)ns?12*16mw=17.6* 10J=17.6PJ PD=

22同理得出: DPB=44PJ DPC=10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的

DPA =

性能最好.

3.1.5 为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0: (1)输入端接地; (2)输入端接低于1.5V的电源; (3)输入端接同类与非门的输出低电压0.1V; (4)输入端接10kΩ的电阻到地.

解:对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为: VOL=0.1V, VIL=1.5V,因此有:

(1) Vi=0< VIL=1.5V,属于逻辑门0 (2) Vi<1.5V=VIL,属于逻辑门0 (3) Vi<0.1

(4)由于CMOS管的栅极电流非常小,通常小于1uA,在10kΩ电阻上产生的压降小于10mV即Vi<0.01V

3.1.7求图题3.1.7所示电路的输出逻辑表达式.

解:图解3.1.7所示电路中L1=AB,L2=BC,L3=D,L4实现与功能,即L4=L1?L2?L3,而L=L4E,所以输出逻辑表达式为L=ABBCDE

3.1.9 图题3.1.9表示三态门作总线传输的示意图，图中n个三态门的输出接到数据传输总线，D1，D2，……Dn为数据输入端，CS1，CS2……CSn为片选信号输入端.试问:

(1) CS信号如何进行控制,以便数据D1,D2, ……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有CS信号均无效,总线处在什么状态?

解: (1)根据图解3.1.9可知,片选信号CS1，CS2……CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1，CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上.

(2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为0又为1.

(3)如果所有CS信号均无效,总线处于高阻状态.

3.1.12 试分析3.1.12所示的CMOS电路，说明它们的逻辑功能

（A） （B）

（C） （D）

解：对于图题3.1.12（a）所示的CMOS电路，当EN=0时， TP2和TN2均导通，TP1和TN1构成的反相器正常工作，L=A，当EN=1时，TP2和TN2均截止，无论A为高电平还是低电平，输出端均为高阻状态，其真值表如表题解3.1.12所示，该电路是低电平使能三态

非门，其表示符号如图题解3.1.12（a）所示。

图题3.1.12（b）所示CMOS电路，EN=0时，TP2导通，或非门打开，TP1和TN1构成反相器正常工作，L=A；当EN=1时，TP2截止，或非门输出低电平，使TN1截止，输出端处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解3.1.12（b）所示。 同理可以分析图题3.1.12（c）和图题3.1.12（d）所示的CMOS电路，它们分别为高电平使能三态缓冲器和低电平使能三态非门 ，其表示符号分别如图题3.1.12（c）和图题3.1.12（d）所示。

0 0 1 1 A 0 1 0 1 A 0 1 0 1 3.1.12（b） EN 0 0 1 1 A 0 1 0 1 3.1.12（c 0 0 1 1 A 0 1 0 1 3.1.12（d）

3.2.2 为什么说TTL与非门的输入端在以下四种接法下，都属于逻辑1：（1）输入端悬空；（2）输入端接高于2V的电源；（3）输入端接同类与非门的输出高电压3.6V；（4）输入端接10kΩ的电阻到地。 解：（1）参见教材图3.2.4电路，当输入端悬空时，T1管的集电结处于正偏，Vcc作用于T1的集电结和T2，T3管的发射结，使T2，T3饱和，使T2管的集电极电位Vc2=VcEs2+VBE3=0.2+0.7=0.9V，而T4管若要导通VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V，故T4 截止。又因T3饱和导通，故与非门输出为低电平，由上分析，与非门输入悬空时相当于输入逻辑1。

（2）当与非门输入端接高于2V的电源时，若T1管的发射结导通，则VBE1≥0.5V，T1管的

L 1 0 高阻 高阻 L 高阻 高阻 0 1 L 1 0 高阻 3.1.12（a）

0 0 1 1 L 0 1 高阻 高阻