10本科组成原理补充习题(3)

答：SRAM存储器由存储体、读写电路、地址译码电路、控制电路组成，DRAM还需要有动态刷新电路。

2. 什么是存储保护？通常采用什么方法？ 3. 什么是闪速存储器？它有哪些特点？

答：闪速存储器是高密度、 非易失性的读/写半导体存储器。从原理上看，它属于ROM型存

储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义。因而它是一种全新的存储器技术。

闪速存储器的特点：（1）固有的非易失性，（2）廉价的高密度，（3）可直接执行，（4）固态性能。

4． 提高存储器速度可采用哪些措施，请说出至少五种措施。

四. 应用题

1. 用16k×8位的SRAM芯片构成64K×16位的存储器，要求画出该存储器的组成逻辑框图。 解: 存储器容量为64K×16位，其地址线为16位（A15—A0），数据线也是16位（D15—D0）

SRAM芯片容量为16K×8位，其地址线为14位，数据线为8位，因此组成存储器时须字

位同时扩展。字扩展采用2 ：4译码器，以16K为一个模块，共4个模块。位扩展采用两片串接。

图B3.1

2． 现有一64K×2位的存储器芯片，欲设计具有同样存储容量的芯片，应如何安排地址线和数据线引脚的数目，使两者之和最小。并说明有几种解答。 解: 设地址线x根，数据线y根，则

2·y=64K×2

x

若 y=1 x=17

y=2 x=16 y=4 x=15 y=8 x=14

因此，当数据线为1或2时，引脚之和为18 共有2种解答

3． 已知某8位机的主存采用半导体存储器，地址码为18位，采用4K×4位的SRAM芯片组

成该机所允许的最大主存空间，并选用模块条形式，问：

(1)若每个模块条为32K×8位，共需几个模块条？ (1) 每个模块条内有多少片RAM芯片?

(2) 主存共需多少RAM芯片？CPU需使用几根地址线来选择各模块？使用何种译码器？ 解: (2×8）/（32k×8）=8，故需8个模块

(32k×8）/（4k×4）=16，故需16片芯片 共需8×16=128片芯片

为了选择各模块，需使用3:8译码器 即3根地址线选择模条。

4． 设有一个具有20位地址和32位字长的存储器，问：

(1)该存储器能存储多少个字节的信息？

(2)如果存储器由512k×8位的SRAM 芯片组成，需多少片？

(3)需多少位地址作芯片选择？

5．某机字长32位，常规设计的存储空间≤32M ，若将存储空间扩至256M，请提出一种可

能方案。

解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2，?

M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.2：

18

图B3.2

CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。

6. 存储器容量为32字，字长64位，模块数m = 8，用交叉方式进行组织。存储周期T = 200ns, 数据总线宽度为64位，总线传输周期τ = 50ns。问该存储器的带宽是多少？

7．已知cache 命中率 H=0.98，主存比cache 慢四倍，主存存取周期为200ns，求cache/主存的效率和平均访问时间。 解： R=Tm/Tc=4；Tc=Tm/4=50ns

E=1/[R+（1-R）H]=1/[4+（1-4）×0.98]=0.94 Ta=Tc/E=Tc×[4-3×0.98]= 50×1.06=53ns。

8．CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，

已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。

9．图B3.3所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端

和B组跨接端之间分别进行接线。74LS139是2:4译码器，使能端G接地表示译码器处

于正常译码状态。

要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。

E000H

图B3.3

解：根据图B3.3中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空

间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1

0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2

2:4译码器对A15A14两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ， y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0）还是RAM2（A13 = 1），此处采用部分译码。

由此，两组端子的连接方法如下：

1——5， 2——6， 3——7， 8——12， 11——14， 9———13 10．用16K × 1位的DRAM芯片构成64K × 8位的存贮器。要求： （1）画出该存储器组成的逻辑框图（要有分析过程）。

（2）设存贮器读/写周期均为0.5μs，CPU在1μs内至少要访存一次。试问采用哪种刷

新方式比较合理？

第四章

一、选择题

1. 程序控制类指令的功能______。 A. 进行算术运算和逻辑运算

B. 进行主存和CPU之间的数据传送

C. 进行CPU和I/O设备之间的数据传送 D. 改变程序执行的顺序

2. 以下四种类型指令中，执行时间最长的是______。

A. RR型 B. RS型 C. SS型 D.程序控制指令 3. 设变址寄存器为X，形式地址为D，（X）表示寄存器X的内容，这种寻址方式的有效地址为______。

A. EA=(X)+D B. EA=(X)+(D) C.EA=((X)+D) D. EA=((X)+(D)) 4. 在指令的地址字段中，直接指出操作数本身的寻址方式，称为______。

A. 隐含寻址 B. 立即寻址 C. 寄存器寻址 D. 直接寻址 5. 在寄存器间接寻址方式中，操作数处在______。

A.通用寄存器 B.程序计数器 C.堆栈 D.主存单元 8. 描述汇编语言特性的概念中，有错误的句子是______。

A. 对程序员的训练要求来说，需要硬件知识 B. 汇编语言对机器的依赖性高

C. 用汇编语言编制程序的难度比高级语言小 D. 汇编语言编写的程序执行速度比高级语言快

8. 以下四种类型指令中，执行时间最长的是______。

A. RR型指令 B. RS型指令 C. SS型指令 D. 程序控制指令 9. 信息只用一条传输线，且采用脉冲传送的方式称为______。

A.串行传送 B.并行传送 C.并串型传送 D.分时传送

10. 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常

需采用______。

A．堆栈寻址方式 B．立即寻址方式 C．隐含寻址方式 D．间接寻址方式 11. 算术右移指令执行的操作是______。 A．符号位填0，并顺次右移1位，最低位移至进位标志位

B．符号位不变，并顺次右移1位，最低位移至进位标志位

C．进 …… 此处隐藏：3003字，全部文档内容请下载后查看。喜欢就下载吧 ……