VHDL语语言编写译码器

《EDA技术》课程实验报告

学生姓名： 所在班级： 指导教师：

记分及评价：

一、实验名称

实验3-8译码器器的设计

二、任务及要求

【基本部分】5分

1、 在QuartusII平台上，采用VHDL语言输入设计方法，完成一个3-8线译码器的设

计，并进行时序仿真。 2、 要求具备正确的译码功能。

3、 设计完成后生成一个元件，以供更高层次的设计调用。

4、 实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。

三、实验程序 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY YMQ IS

PORT(A, B, C:IN STD_LOGIC; Y:OUT BIT_VECTOR(7 DOWNTO 0)); END ENTITY YMQ;

ARCHITECTURE ART1 OF YMQ IS

SIGNAL SR: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN

SR<=C&B&A; PROCESS(SR)IS BEGIN

CASE SR IS

WHEN "000"=>Y<="00000001"; WHEN "001"=>Y<="00000010";

电信1001班

WHEN "010"=>Y<="00000100"; WHEN "011"=>Y<="00001000"; WHEN "100"=>Y<="00010000"; WHEN "101"=>Y<="00100000"; WHEN "110"=>Y<="01000000"; WHEN "111"=>Y<="10000000"; WHEN OTHERS=>Y<="00000000"; END CASE; END PROCESS;

END ARCHITECTURE ART1;

四、仿真及结果分析

五、硬件验证

1、 选择模式： 模式5

2、 引脚锁定情况表：

六、小结

在这次实验中，我学到很多东西，加强了我的动手能力，并且培养了我的独立思考能力。通过这次的实验,使我学到了不少实用的知识,更重要的是,做实验的过程,思考问题的方法,这与做其他的实验是通用的真正使我们受益匪浅。