《EDA技术与Verilog设计》第4章：Quartus II集成开发工具

本章内容主要讲Quartus II集成开发工具。

第 4章 Quartus II集成开发工具 II集成开发工具

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基于Quartus II进行 进行EDA设计开发的流程 基于 进行 设计开发的流程

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4.1 Quartus II原理图设计 原理图设计1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘

元件输入对 话框

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3. 将设计项目设置成可调用的元件

将所需元件全部调入原理图编辑窗并连接好

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4. 设计全加器顶层文件

连接好的全加器原理图f_adder.bdf 连接好的全加器原理图

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5. 将设计项目设置成工程和时序仿真

f_adder.bdf工程设置窗 工程设置窗

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5. 将设计项目设置成工程和时序仿真

加入本工程所有文件

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5. 将设计项目设置成工程和时序仿真

全加器工程f_adder的仿真波形 的仿真波形 全加器工程

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4.2 Quartus II的优化设置 的优化设置1. Setting设置 设置 在Quartus II软件菜单栏中选择 软件菜单栏中选择 中的“ “Assignments”中的“Setting…”就可打开 中的 就可打开 一个设置控制对话框。可以使用Setting对话框 一个设置控制对话框。可以使用 对话框 对工程、文件、参数等进行修改， 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。 译器、仿真器、时序分析、功耗分析等等。

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Settings对话框 对话框

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2. 分析与综合设置Analysis & Synthesis Settings项中包含有四个项目： 项中包含有四个项目： 项中包含有四个项目 VHDL Input Verilog HDL Input Default Parameters Synthesis Netlist Optimization

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作为Quartus II的编译模块之一，Analysis & 的编译模块之一， 作为 的编译模块之一 Synthesis包括 包括Quaruts II Integrated Synthesis 包括 集成综合器， 集成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过 和 语言， 支持 语言 程的选项。支持 标准( 程的选项。支持Verilog-1995标准(IEEE标准 标准 标准 1364-1995)和大多数Verilog-2001标准 )和大多数 标准 ),还支持 (IEEE1364-2001),还支持 ),还支持VHDL1987标准 标准 标准1076-1987)和VHDL1993标准 (IEEE标准 标准 ) 标准 标准1076-1993)。 (IEEE标准 标准 )。

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3. 优化布局布线Setting对话框的 对话框的Fitter Settings页指定控制时序驱动 页指定控制时序驱动 对话框的 编译和编译速度的选择，如下图所示。 编译和编译速度的选择，如下图所示。

Fitter Settings选项页 选项页

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more Fitter Settings选项页 选项页

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在Compilation Report中查看适配结果 中查看适配结果

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在Timing Closure Floorplan中查看适配结果 中查看适配结果