EDA实验箱引脚及模式 - 图文

实验原理:

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制，所以输出表达式都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码器在FPGA/CPLD中来实观。例6-18作为7段译码器，输出信号LED7S的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为...(7 DOWNTO 0)。 (3)实验内容1:

说明例6-18 中各语句的含义，以及该例的整体功能。在Quartus II 上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。

提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图6-18所示。

图6-17共阴数码管及其电路

图6-18 7段译码器仿真波形

【例6-18】7段译码电路设计 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DecL7S IS

PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY DecL7S;

ARCHITECTURE one OF DecL7S IS BEGIN

PROCESS( A ) BEGIN

CASE A(3 DOWNTO 0) IS

WHEN \“3F” ? 0 WHEN \“06” ? 1 WHEN \“5B” ? 2

WHEN \“4F” ? 3 WHEN \“66” ? 4 WHEN \“6D” ? 5 WHEN \“7D” ? 6 WHEN \“07” ? 7 WHEN \“7F” ? 8 WHEN \“6F” ? 9 WHEN \“77” ? 10 WHEN \“7C” ? 11 WHEN \“39” ? 12 WHEN \“5E” ? 13 WHEN \“79” ? 14 WHEN \“71” ? 15 WHEN OTHERS => NULL ; END CASE ; END PROCESS ;

END ARCHITECTURE one; (4)实验内容2:

引脚锁定及硬件测试。建议选GW48系统的实验电路模式6(参考附录图F-6），用数码8显示译码输出(PIO46~PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。

芯片选择

引脚配置：数码8(PIO46~PIO40)显示译码(LED7S[6..0])输出，键8(PIO13)、键7(PIO12)、键6(PIO11)和键5(PIO10)四位控制(A[3..0])输入。

操作：按键8、键7、键6、键5；观察数码管8显示频率的数字变化。