数字电子技术实验报告 - 基于FGPA的4位智能抢答器(verilog HDL)(3)

LED3 = show0; LED4 = show0; end end Endmodule 总体的电路图如下：（有些模糊，是因为电路图的连线过长，截图的时候不得不截成一个明显的长方形图形）

四、实验总结：

通过这次的实验任务，学习了一些verilog HDL语言的知识，也复习了数字电子技术相关的知识。以前只是在纸上画过一些原理图，如果需要改动某一个点的时候就会出现牵一发而动全身的现象，对于比较复杂的电路设计，纸上的勾勾画画很显然会很浪费时间，所以对于程序设计电路的方式我相信大多数人是持欢迎态度的。

我们组虽然是完成了任务中要求的大部分功能（除了抢答犯规部分），但是我们也知道这只是其中的一种实现方式，对于我们自己来说，这已经是我们能想到的最简单的方法了，所以说我们需要学习的东西还很多。这次的实验我认为主要是锻炼了我们的思维方式以及耐心，编写程序的时候要时刻保持清醒，注意某一个变量是否会出现问题，以及思考潜在的问题会在哪儿发生······锻炼了耐心主要体现在这是我们第一次使用verilogHDL语言设计电路，出错是在所难免的，但是当我们编写的程序老是出错的时候，需要的就是一些耐心与毅力，智慧有的时候在程序错误面前并不管用。

最后也感谢老师的教导，我曾经跑到老师的办公室去请教verilogHDL语言的编程问题，有老师的指点，我才会更快走出误区，也让我的程序看起来更加易懂，逻辑更加清晰。

总的来说，为了这次的实验任务，我们所做的比平常的作业多出了一些专注与时间，我相信这对于我们来说是一次很好的历练，收获了很多的知识、体会。