Verilog中的一些语法和技巧(7)

#（<门及延迟>）的（）可以省略默认为0；

对同一个元件多次调用的元件实例语句格式： <门级元件名><驱动强度>#(<门级延迟量>) <实例名1>(端口连接表1), <实例名2>(端口连接表2), <实例名n>(端口连接表n);

A、多数入门：<门级元件名>(<输出端口><输入1><输入2>。。。<输入端口n>) 在多输入逻辑状态的x和z的处理方式是相同的，多输入门的逻辑状态不会是z。 And a1（out1，in1，in2）； Or a2（a，b，c，d）；

也可以写作And （out1，in1，in2）；Or （a，b，c，d）；

B、多输出门：<门级元件名>(<输出端口1><输出2>.。。<输出n><输入端口>)

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